Verilog merupakan bahasa dari keluarga Hardware Description Language yang umum dipakai dalam proses desain rangkaian digital untuk FPGA atau layout chip. Berbeda dengan VHDL, verilog memiliki syntax yang lebih praktis, namun karena struktur kodenya yang lebih bebas, terkadang kode Verilog yang sudah dibuat menjadi sulit dibaca atau sulit dipelajari.
File presentasi berikut memberikan tutorial singkat dari bahasa Verilog, semoga berguna.
Bung Oky, ini file presentasi untuk ngajarin anak buahnya paman di kelas ya?
Soalnya saya bingung, bung Oky ini jarang sekali membuat hal-hal se-”rajin” ini jika hanya untuk mengisi blog…
wkwkwkwkwk
justru sekalian ndry, mumpung ada bahan tulisan :p